iCE40/yosys - [no description]

	Commit message (Collapse)	Author	Age	Files	Lines
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\| * \| \| \| \| \| \| \| \| \| \|	Special abc9_clock wire to contain only clock signal	Eddie Hung	2019-11-25	1	-12/+10
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\| * \| \| \| \| \| \| \| \| \| \|	For abc9, run clkpart before ff_map and after abc9	Eddie Hung	2019-11-23	1	-0/+2
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\| * \| \| \| \| \| \| \| \| \| \|	Merge branch 'eddie/xaig_dff_adff' into xaig_dff	Eddie Hung	2019-11-21	1	-12/+16
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\| \| * \| \| \| \| \| \| \| \| \| \|	Do not drop async control signals in abc_map.v	Eddie Hung	2019-11-19	1	-12/+16
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\| * \| \| \| \| \| \| \| \| \| \| \|	Add blackbox model for $__ABC9_FF_ so that clock partitioning works	Eddie Hung	2019-11-20	1	-0/+3
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\| * \| \| \| \| \| \| \| \| \| \| \|	Fix INIT values	Eddie Hung	2019-11-20	1	-4/+4
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\| * \| \| \| \| \| \| \| \| \| \|	Merge remote-tracking branch 'origin/master' into xaig_dff	Eddie Hung	2019-11-19	22	-23020/+30968
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\| * \ \ \ \ \ \ \ \ \ \ \	Merge remote-tracking branch 'origin/master' into xaig_dff	Eddie Hung	2019-10-08	1	-5/+9
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\| * \| \| \| \| \| \| \| \| \| \| \| \|	Cleanup	Eddie Hung	2019-10-07	1	-7/+2
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\| * \| \| \| \| \| \| \| \| \| \| \| \|	Rename $currQ to $abc9_currQ	Eddie Hung	2019-10-07	1	-46/+46
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\| * \| \| \| \| \| \| \| \| \| \| \| \|	Update comments in abc9_map.v	Eddie Hung	2019-10-07	1	-131/+57
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\| * \| \| \| \| \| \| \| \| \| \| \| \|	Remove -D_ABC9	Eddie Hung	2019-10-07	1	-2/+0
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\| * \| \| \| \| \| \| \| \| \| \| \| \|	Do not require changes to cells_sim.v; try and work out comb model	Eddie Hung	2019-10-05	4	-230/+200
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\| * \| \| \| \| \| \| \| \| \| \| \| \|	abc -> abc9	Eddie Hung	2019-10-04	1	-3/+3
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\| * \| \| \| \| \| \| \| \| \| \| \| \|	Merge remote-tracking branch 'origin/master' into xaig_dff	Eddie Hung	2019-10-04	4	-181/+9
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\| * \| \| \| \| \| \| \| \| \| \| \| \| \|	Use read_args for read_verilog	Eddie Hung	2019-10-04	1	-3/+6
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\| * \| \| \| \| \| \| \| \| \| \| \| \| \|	Fix merge issues	Eddie Hung	2019-10-04	2	-9/+10
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\| * \| \| \| \| \| \| \| \| \| \| \| \| \|	Merge remote-tracking branch 'origin/eddie/abc_to_abc9' into xaig_dff	Eddie Hung	2019-10-04	11	-139/+154
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\| * \| \| \| \| \| \| \| \| \| \| \| \| \| \|	English	Eddie Hung	2019-10-03	1	-3/+3
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\| * \| \| \| \| \| \| \| \| \| \| \| \| \| \|	More fixes	Eddie Hung	2019-10-01	1	-16/+16
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\| * \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Escape Verilog identifiers for legality outside of Yosys	Eddie Hung	2019-10-01	1	-48/+48
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\| * \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Remove need for $currQ port connection	Eddie Hung	2019-09-30	2	-111/+118
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\| * \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Add explanation to abc_map.v	Eddie Hung	2019-09-30	1	-0/+16
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\| * \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Merge remote-tracking branch 'origin/master' into xaig_dff	Eddie Hung	2019-09-30	8	-124/+122
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\| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Missing endmodule	Eddie Hung	2019-09-29	1	-0/+1
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\| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Merge remote-tracking branch 'origin/master' into xaig_dff	Eddie Hung	2019-09-29	11	-21/+3006
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\| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	FDCE_1 does not have IS_CLR_INVERTED	Eddie Hung	2019-09-29	1	-1/+1
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\| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Merge remote-tracking branch 'origin/master' into xaig_dff	Eddie Hung	2019-09-29	1	-1/+1
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\| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Big rework; flop info now mostly in cells_sim.v	Eddie Hung	2019-09-28	6	-295/+314
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\| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Merge remote-tracking branch 'origin/master' into xaig_dff	Eddie Hung	2019-09-27	18	-1263/+20442
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\| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Revert "Remove sequential extension"	Eddie Hung	2019-08-20	6	-17/+359
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* \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Fix DSP48E1 sim	Eddie Hung	2020-01-06	1	-3/+3
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* \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Wrap arrival functions inside `YOSYS too	Eddie Hung	2020-01-06	1	-0/+2
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* \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Fix return value of arrival time functions, fix word	Eddie Hung	2020-01-06	1	-18/+14
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* \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Drive $[ABCD] explicitly	Eddie Hung	2020-01-02	1	-15/+21
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* \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Merge remote-tracking branch 'origin/master' into eddie/abc9_dsp_refactor	Eddie Hung	2020-01-02	2	-9/+9
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\| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Merge pull request #1601 from YosysHQ/eddie/synth_retime	Eddie Hung	2020-01-02	1	-3/+3
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\| \| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Update doc that "-retime" calls abc with "-dff -D 1"	Eddie Hung	2019-12-30	1	-1/+1
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\| \| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Revert "Revert "synth_* with -retime option now calls abc with -D 1 as well""	Eddie Hung	2019-12-30	1	-2/+2
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\| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	ifdef __ICARUS__ -> ifndef YOSYS	Eddie Hung	2020-01-01	1	-6/+6
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* \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	ifndef __ICARUS__ -> ifdef YOSYS	Eddie Hung	2020-01-01	1	-2/+2
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* \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Rework abc9's DSP48E1 model	Eddie Hung	2020-01-01	5	-1656/+506
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* \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| /	Update timings for Xilinx S7 cells	Eddie Hung	2019-12-30	1	-15/+35
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* \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Merge remote-tracking branch 'origin/master' into iopad_default	Miodrag Milanovic	2019-12-28	8	-10/+368
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\| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Merge pull request #1593 from YosysHQ/mwk/dsp48a1-pmgen	Marcin Kościelnicki	2019-12-25	3	-3/+6
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\| \| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	xilinx_dsp: Initial DSP48A/DSP48A1 support.	Marcin Kościelnicki	2019-12-22	3	-3/+6
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\| * / \| \| \| \| \| \| \| \| \| \| \| \| \| \|	xilinx: Test our DSP48A/DSP48A1 simulation models.	Marcin Kościelnicki	2019-12-23	5	-7/+362
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* \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Addressed review comments	Miodrag Milanovic	2019-12-21	1	-2/+3
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* \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	iopad no op for compatibility with old scripts	Miodrag Milanovic	2019-12-21	1	-0/+3
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* \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Make iopad option default for all xilinx flows	Miodrag Milanovic	2019-12-21	1	-14/+5
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