iCE40/yosys - [no description]

	Commit message (Collapse)	Author	Age	Files	Lines
...
\| * \| \| \| \| \| \| \| \| \| \| \| \| \| \|	ecp5: Add simulation equivalence check for Diamond FF implementations	David Shah	2019-08-30	3	-0/+87
\| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Signed-off-by: David Shah <dave@ds0.me>
\| * \| \| \| \| \| \| \| \| \| \| \| \| \| \|	ecp5: deduplicate Diamond FD/IFS/OFS/IO primitives.	whitequark	2019-08-30	5	-95/+60
\| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|
\| * \| \| \| \| \| \| \| \| \| \| \| \| \| \|	ecp5: allow (and enable by default) GSR on FD/IFS/OFS primitives.	whitequark	2019-08-30	1	-35/+20
\| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|
\| * \| \| \| \| \| \| \| \| \| \| \| \| \| \|	ecp5: add missing FD primitives.	whitequark	2019-08-30	2	-72/+76
\| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|
\| * \| \| \| \| \| \| \| \| \| \| \| \| \| \|	ecp5: fix CEMUX on IFS/OFS primitives.	whitequark	2019-08-30	2	-18/+18
\| \| \|_\|_\|_\|_\|_\|_\|_\|_\|_\|_\|/ / / \| \|/\| \| \| \| \| \| \| \| \| \| \| \| \|
\| * \| \| \| \| \| \| \| \| \| \| \| \| \|	Rename boxes too	Eddie Hung	2019-08-29	3	-3/+3
\| \| \| \| \| \| \| \| \| \| \| \| \| \| \|
\| * \| \| \| \| \| \| \| \| \| \| \| \| \|	Do not overwrite LUT param	Eddie Hung	2019-08-28	1	-1/+0
\| \| \| \| \| \| \| \| \| \| \| \| \| \| \|
* \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Use a dummy box file if none specified	Eddie Hung	2019-08-28	2	-0/+2
\| \| \| \| \| \| \| \| \| \| \| \| \| \| \|
* \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Comment out SB_MAC16 arrival time for now, need to handle all its modes	Eddie Hung	2019-08-28	1	-1/+1
\| \| \| \| \| \| \| \| \| \| \| \| \| \| \|
* \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Add arrival for SB_MAC16.O	Eddie Hung	2019-08-28	1	-0/+1
\| \| \| \| \| \| \| \| \| \| \| \| \| \| \|
* \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Add arrival times for U	Eddie Hung	2019-08-28	1	-0/+26
\| \| \| \| \| \| \| \| \| \| \| \| \| \| \|
* \| \| \| \| \| \| \| \| \| \| \| \| \| \|	LX -> LP	Eddie Hung	2019-08-28	1	-1/+1
\| \| \| \| \| \| \| \| \| \| \| \| \| \| \|
* \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Round not floor	Eddie Hung	2019-08-28	1	-21/+21
\| \| \| \| \| \| \| \| \| \| \| \| \| \| \|
* \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Add LP timings	Eddie Hung	2019-08-28	1	-0/+26
\| \| \| \| \| \| \| \| \| \| \| \| \| \| \|
* \| \| \| \| \| \| \| \| \| \| \| \| \| \|	LX -> LP	Eddie Hung	2019-08-28	1	-1/+1
\| \| \| \| \| \| \| \| \| \| \| \| \| \| \|
* \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Do not overwrite LUT param	Eddie Hung	2019-08-28	1	-1/+0
\| \| \| \| \| \| \| \| \| \| \| \| \| \| \|
* \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Merge remote-tracking branch 'origin/eddie/fix_carry_wrapper' into xaig_arrival	Eddie Hung	2019-08-28	2	-1/+48
\|\\| \| \| \| \| \| \| \| \| \| \| \| \| \|
\| * \| \| \| \| \| \| \| \| \| \| \| \| \|	Trailing comma	Eddie Hung	2019-08-28	1	-1/+1
\| \| \| \| \| \| \| \| \| \| \| \| \| \| \|
\| * \| \| \| \| \| \| \| \| \| \| \| \| \|	Adapt to $__ICE40_CARRY_WRAPPER	Eddie Hung	2019-08-28	1	-3/+5
\| \| \| \| \| \| \| \| \| \| \| \| \| \| \|
\| * \| \| \| \| \| \| \| \| \| \| \| \| \|	Revert "Remove $__ICE40_FULL_ADDER handling from ice40_opt; cannot reason with"	Eddie Hung	2019-08-28	1	-0/+45
\| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	This reverts commit 2aedee1f0e0f6a6214241f51f5c12d4b67c3ef6f.
* \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Add arrival times for HX devices	Eddie Hung	2019-08-28	1	-21/+114
\| \| \| \| \| \| \| \| \| \| \| \| \| \| \|
* \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Specify ice40 family to cells_sim.v using define	Eddie Hung	2019-08-28	1	-1/+8
\| \| \| \| \| \| \| \| \| \| \| \| \| \| \|
* \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Merge remote-tracking branch 'origin/eddie/fix_carry_wrapper' into xaig_arrival	Eddie Hung	2019-08-28	5	-68/+20
\|\\| \| \| \| \| \| \| \| \| \| \| \| \| \|
\| * \| \| \| \| \| \| \| \| \| \| \| \| \|	Remove $__ICE40_FULL_ADDER handling from ice40_opt; cannot reason with	Eddie Hung	2019-08-28	1	-45/+0
\| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	CARRY_WRAPPER in the same way since I0 and I3 could be used
\| * \| \| \| \| \| \| \| \| \| \| \| \| \|	Update box size and timings	Eddie Hung	2019-08-28	3	-12/+12
\| \| \| \| \| \| \| \| \| \| \| \| \| \| \|
\| * \| \| \| \| \| \| \| \| \| \| \| \| \|	Update to new $__ICE40_CARRY_WRAPPER	Eddie Hung	2019-08-28	1	-11/+8
\| \| \| \| \| \| \| \| \| \| \| \| \| \| \|
* \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Merge branch 'eddie/xilinx_srl' into xaig_arrival	Eddie Hung	2019-08-28	1	-15/+22
\|\ \ \ \ \ \ \ \ \ \ \ \ \ \ \ \| \| \|/ / / / / / / / / / / / / \| \|/\| \| \| \| \| \| \| \| \| \| \| \| \|
\| * \| \| \| \| \| \| \| \| \| \| \| \| \|	Merge remote-tracking branch 'origin/master' into eddie/xilinx_srl	Eddie Hung	2019-08-28	13	-248/+835
\| \|\ \ \ \ \ \ \ \ \ \ \ \ \ \
\| * \ \ \ \ \ \ \ \ \ \ \ \ \ \	Merge branch 'master' into eddie/xilinx_srl	Eddie Hung	2019-08-26	1	-0/+8
\| \|\ \ \ \ \ \ \ \ \ \ \ \ \ \ \
\| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	xilinx_srl now copes with word-level flops $dff{,e}	Eddie Hung	2019-08-23	1	-8/+3
\| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|
\| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Merge remote-tracking branch 'origin/master' into eddie/xilinx_srl	Eddie Hung	2019-08-23	3	-15/+30
\| \|\ \ \ \ \ \ \ \ \ \ \ \ \ \ \ \
\| * \ \ \ \ \ \ \ \ \ \ \ \ \ \ \ \	Merge remote-tracking branch 'origin/master' into eddie/xilinx_srl	Eddie Hung	2019-08-22	14	-92/+961
\| \|\ \ \ \ \ \ \ \ \ \ \ \ \ \ \ \ \
\| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Add variable length support to xilinx_srl	Eddie Hung	2019-08-21	1	-4/+3
\| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|
\| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	abc9 to perform new 'map_ffs' before 'map_luts'	Eddie Hung	2019-08-21	1	-3/+18
\| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|
\| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Add init support	Eddie Hung	2019-08-21	1	-1/+1
\| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|
* \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Merge remote-tracking branch 'origin/master' into xaig_arrival	Eddie Hung	2019-08-28	13	-249/+865
\|\ \ \ \ \ \ \ \ \ \ \ \ \ \ \ \ \ \ \ \| \| \|_\|_\|_\|_\|/ / / / / / / / / / / / / \| \|/\| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|
\| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Add (* clkbuf_sink *) to SRLC16E, reorder ports to match vendor	Eddie Hung	2019-08-28	1	-3/+8
\| \| \|_\|_\|_\|/ / / / / / / / / / / / / \| \|/\| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|
\| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Merge pull request #1332 from YosysHQ/dave/ecp5gsr	David Shah	2019-08-28	6	-54/+212
\| \|\ \ \ \ \ \ \ \ \ \ \ \ \ \ \ \ \ \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	ecp5: Add GSR and SGSR support
\| \| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	ecp5: Add GSR support	David Shah	2019-08-27	6	-54/+212
\| \| \| \|_\|_\|/ / / / / / / / / / / / / \| \| \|/\| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Signed-off-by: David Shah <dave@ds0.me>
\| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	xilinx: Add SRLC16E primitive.	Marcin Kościelnicki	2019-08-27	1	-1/+21
\| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Fixes #1331.
\| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Merge branch 'master' into mwk/xilinx_bufgmap	Eddie Hung	2019-08-26	1	-0/+8
\| \|\\| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|
\| \| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Add undocumented feature	Eddie Hung	2019-08-23	1	-0/+8
\| \| \| \|_\|/ / / / / / / / / / / / / \| \| \|/\| \| \| \| \| \| \| \| \| \| \| \| \| \|
\| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Merge branch 'master' into mwk/xilinx_bufgmap	Eddie Hung	2019-08-23	1	-1/+1
\| \|\\| \| \| \| \| \| \| \| \| \| \| \| \| \| \|
\| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Merge branch 'master' into mwk/xilinx_bufgmap	Eddie Hung	2019-08-23	3	-18/+36
\| \|\ \ \ \ \ \ \ \ \ \ \ \ \ \ \ \
\| * \ \ \ \ \ \ \ \ \ \ \ \ \ \ \ \	Merge remote-tracking branch 'origin/master' into mwk/xilinx_bufgmap	Eddie Hung	2019-08-23	29	-299/+1059
\| \|\ \ \ \ \ \ \ \ \ \ \ \ \ \ \ \ \ \| \| \| \|_\|_\|/ / / / / / / / / / / / / \| \| \|/\| \| \| \| \| \| \| \| \| \| \| \| \| \| \|
\| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	move attributes to wires	Marcin Kościelnicki	2019-08-13	6	-283/+537
\| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|
\| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	minor review fixes	Marcin Kościelnicki	2019-08-13	1	-1/+1
\| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|
\| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	review fixes	Marcin Kościelnicki	2019-08-13	1	-18/+27
\| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|
\| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Add clock buffer insertion pass, improve iopadmap.	Marcin Kościelnicki	2019-08-13	6	-71/+220
\| \| \|_\|_\|_\|_\|_\|_\|_\|_\|_\|_\|_\|/ / / / \| \|/\| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	A few new attributes are defined for use in cell libraries: - iopad_external_pin: marks PAD cell's external-facing pin. Pad insertion will be skipped for ports that are already connected to such a pin. - clkbuf_sink: marks an input pin as a clock pin, requesting clock buffer insertion. - clkbuf_driver: marks an output pin as a clock buffer output pin. Clock buffer insertion will be skipped for nets that are already driven by such a pin. All three are module attributes that should be set to a comma-separeted list of pin names. Clock buffer insertion itself works as follows: 1. All cell ports, starting from bottom up, can be marked as clock sinks (requesting clock buffer insertion) or as clock buffer outputs. 2. If a wire in a given module is driven by a cell port that is a clock buffer output, it is in turn also considered a clock buffer output. 3. If an input port in a non-top module is connected to a clock sink in a contained cell, it is also in turn considered a clock sink. 4. If a wire in a module is driven by a non-clock-buffer cell, and is also connected to a clock sink port in a contained cell, a clock buffer is inserted in this module. 5. For the top module, a clock buffer is also inserted on input ports connected to clock sinks, optionally with a special kind of input PAD (such as IBUFG for Xilinx). 6. Clock buffer insertion on a given wire is skipped if the clkbuf_inhibit attribute is set on it.
* \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Fix spacing	Eddie Hung	2019-08-23	1	-1/+1
\| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|