Big rework; flop info now mostly in cells_sim.v

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diff --git a/techlibs/xilinx/abc_model.v b/techlibs/xilinx/abc_model.v
index d94ddb7e5..a2914464d 100644
--- a/techlibs/xilinx/abc_model.v
+++ b/techlibs/xilinx/abc_model.v
@@ -26,97 +26,9 @@ module \$__XILINX_MUXF78 (output O, input I0, I1, I2, I3, S0, S1);
                 : (S0 ? I1 : I0);
 endmodule
 
-module \$__ABC_FF_ (input C, D, output Q);
+module \$__ABC_FF_ (input D, output Q);
 endmodule
 
 (* abc_box_id = 1000 *)
 module \$__ABC_ASYNC (input A, S, output Y);
 endmodule
-
-(* abc_box_id=1001, lib_whitebox, abc_flop *)
-module \$__ABC_FDRE ((* abc_flop_q, abc_arrival=303 *) output Q,
-                     (* abc_flop_clk *) input C,
-                     (* abc_flop_en *)  input CE,
-                     (* abc_flop_d *)   input D,
-                     input R, \$pastQ );
-  parameter [0:0] INIT = 1'b0;
-  parameter [0:0] IS_C_INVERTED = 1'b0;
-  parameter [0:0] IS_D_INVERTED = 1'b0;
-  parameter [0:0] IS_R_INVERTED = 1'b0;
-  parameter CLK_POLARITY = !IS_C_INVERTED;
-  parameter EN_POLARITY = 1'b1;
-  assign Q = (R ^ IS_R_INVERTED) ? 1'b0 : (CE ? (D ^ IS_D_INVERTED) : \$pastQ );
-endmodule
-
-(* abc_box_id=1002, lib_whitebox, abc_flop *)
-module \$__ABC_FDRE_1 ((* abc_flop_q, abc_arrival=303 *) output Q,
-                       (* abc_flop_clk *) input C,
-                       (* abc_flop_en *)  input CE,
-                       (* abc_flop_d *)   input D,
-                       input R, \$pastQ );
-  parameter [0:0] INIT = 1'b0;
-  parameter CLK_POLARITY = 1'b0;
-  parameter EN_POLARITY = 1'b1;
-  assign Q = R ? 1'b0 : (CE ? D : \$pastQ );
-endmodule
-
-(* abc_box_id=1003, lib_whitebox, abc_flop *)
-module \$__ABC_FDCE ((* abc_flop_q, abc_arrival=303 *) output Q,
-                     (* abc_flop_clk *) input C,
-                     (* abc_flop_en *)  input CE,
-                     (* abc_flop_d *)   input D,
-                     input CLR, \$pastQ );
-  parameter [0:0] INIT = 1'b0;
-  parameter [0:0] IS_C_INVERTED = 1'b0;
-  parameter [0:0] IS_D_INVERTED = 1'b0;
-  parameter [0:0] IS_CLR_INVERTED = 1'b0;
-  parameter CLK_POLARITY = !IS_C_INVERTED;
-  parameter EN_POLARITY = 1'b1;
-  assign Q = (CE && !(CLR ^ IS_CLR_INVERTED)) ? (D ^ IS_D_INVERTED) : \$pastQ ;
-endmodule
-
-(* abc_box_id=1004, lib_whitebox, abc_flop *)
-module \$__ABC_FDCE_1 ((* abc_flop_q, abc_arrival=303 *) output Q,
-                       (* abc_flop_clk *) input C,
-                       (* abc_flop_en *)  input CE,
-                       (* abc_flop_d *)   input D,
-                       input CLR, \$pastQ );
-  parameter [0:0] INIT = 1'b0;
-  parameter CLK_POLARITY = 1'b0;
-  parameter EN_POLARITY = 1'b1;
-  assign Q = (CE && !CLR) ? D : \$pastQ ;
-endmodule
-
-(* abc_box_id=1005, lib_whitebox, abc_flop *)
-module \$__ABC_FDPE ((* abc_flop_q, abc_arrival=303 *) output Q,
-                     (* abc_flop_clk *) input C,
-                     (* abc_flop_en *)  input CE,
-                     (* abc_flop_d *)   input D,
-                     input PRE, \$pastQ );
-  parameter [0:0] INIT = 1'b0;
-  parameter [0:0] IS_C_INVERTED = 1'b0;
-  parameter [0:0] IS_D_INVERTED = 1'b0;
-  parameter [0:0] IS_PRE_INVERTED = 1'b0;
-  parameter CLK_POLARITY = !IS_C_INVERTED;
-  parameter EN_POLARITY = 1'b1;
-  assign Q = (CE && !(PRE ^ IS_PRE_INVERTED)) ? (D ^ IS_D_INVERTED) : \$pastQ ;
-endmodule
-
-(* abc_box_id=1006, lib_whitebox, abc_flop *)
-module \$__ABC_FDPE_1 ((* abc_flop_q, abc_arrival=303 *) output Q,
-                       (* abc_flop_clk *) input C,
-                       (* abc_flop_en *)  input CE,
-                       (* abc_flop_d *)   input D,
-                       input PRE, \$pastQ );
-  parameter [0:0] INIT = 1'b0; 
-  parameter CLK_POLARITY = 1'b0;
-  parameter EN_POLARITY = 1'b1;
-  assign Q = (CE && !PRE) ? D : \$pastQ ;
-endmodule
-
-(* abc_box_id=2000 *)
-module \$__ABC_LUT6 (input A, input [5:0] S, output Y);
-endmodule
-(* abc_box_id=2001 *)
-module \$__ABC_LUT7 (input A, input [6:0] S, output Y);
-endmodule