iCE40/yosys - [no description]

	Commit message (Collapse)	Author	Age	Files	Lines
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\| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Rename implicit_ports.sv test to implicit_ports.v	Clifford Wolf	2019-06-07	1	-0/+0
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\| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Cleanup tux3-implicit_named_connection	Clifford Wolf	2019-06-07	2	-12/+1
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\| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Merge branch 'implicit_named_connection' of https://github.com/tux3/yosys ↵	Clifford Wolf	2019-06-07	4	-3/+42
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\| \| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	SystemVerilog support for implicit named port connections	tux3	2019-06-06	4	-3/+42
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* \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Add nonexcl case test, comment out two others	Eddie Hung	2019-06-07	2	-22/+57
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* \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Add @cliffordwolf freduce testcase	Eddie Hung	2019-06-07	2	-0/+30
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* \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Add nonexclusive test from @cliffordwolf	Eddie Hung	2019-06-07	2	-0/+28
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* \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Another muxpack test	Eddie Hung	2019-06-07	2	-0/+32
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* \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Fix and test for balanced case	Eddie Hung	2019-06-06	2	-0/+41
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* \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Fix warnings	Eddie Hung	2019-06-06	2	-3/+3
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* \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Support cascading $pmux.A with $mux.A and $mux.B	Eddie Hung	2019-06-06	2	-0/+40
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* \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Add non exclusive test	Eddie Hung	2019-06-06	2	-0/+56
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* \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	One more and tidy up	Eddie Hung	2019-06-06	2	-6/+28
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* \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Add a few more special case tests	Eddie Hung	2019-06-06	2	-0/+51
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* \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Add tests, fix for !=	Eddie Hung	2019-06-06	2	-0/+78
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* \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Moved tests that fail with Icarus Verilog to /tests/various. Those tests are ↵	Maciej Kurc	2019-06-04	4	-0/+46
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* \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Added tests for attributes	Maciej Kurc	2019-06-03	9	-0/+219
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* \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Merge pull request #1049 from YosysHQ/clifford/fix1047	Clifford Wolf	2019-05-28	1	-0/+4
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\| * \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Do not use shiftmul peepopt pattern when mul result is truncated, fixes #1047	Clifford Wolf	2019-05-28	1	-0/+4
\| \| \|/ / / / / / / / / / / / / \| \|/\| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Signed-off-by: Clifford Wolf <clifford@clifford.at>
* \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Add actual wandwor test that is part of "make test"	Clifford Wolf	2019-05-28	2	-33/+36
\| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Signed-off-by: Clifford Wolf <clifford@clifford.at>
* \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Merge branch 'master' into wandwor	Stefan Biereigel	2019-05-27	2	-0/+76
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\| * \| \| \| \| \| \| \| \| \| \| \| \| \|	Fix init	Eddie Hung	2019-05-24	1	-27/+27
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\| * \| \| \| \| \| \| \| \| \| \| \| \| \|	Fix typos	Eddie Hung	2019-05-24	1	-6/+6
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\| * \| \| \| \| \| \| \| \| \| \| \| \| \|	Add more tests	Eddie Hung	2019-05-24	2	-20/+41
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\| * \| \| \| \| \| \| \| \| \| \| \| \| \|	Call proc	Eddie Hung	2019-05-24	1	-1/+1
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\| * \| \| \| \| \| \| \| \| \| \| \| \| \|	Fix duplicate driver	Eddie Hung	2019-05-24	1	-15/+15
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\| * \| \| \| \| \| \| \| \| \| \| \| \|	Add opt_rmdff tests	Eddie Hung	2019-05-23	2	-0/+55
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* \| \| \| \| \| \| \| \| \| \| \| \|	reformat wand/wor test	Stefan Biereigel	2019-05-27	1	-22/+21
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* \| \| \| \| \| \| \| \| \| \| \| \|	remove port direction workaround from test case	Stefan Biereigel	2019-05-27	1	-2/+1
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* \| \| \| \| \| \| \| \| \| \| \| \|	add simple test case for wand/wor	Stefan Biereigel	2019-05-23	1	-0/+35
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* \| \| \| \| \| \| \| \| \| \| \|	Added tests for Verilog frontent for attributes on parameters and localparams	Maciej Kurc	2019-05-16	2	-0/+22
\| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Signed-off-by: Maciej Kurc <mkurc@antmicro.com>
* \| \| \| \| \| \| \| \| \| \| \|	Add test case from #997	Clifford Wolf	2019-05-07	1	-0/+12
\| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Signed-off-by: Clifford Wolf <clifford@clifford.at>
* \| \| \| \| \| \| \| \| \| \| \|	Merge pull request #946 from YosysHQ/clifford/specify	Clifford Wolf	2019-05-06	2	-0/+86
\|\ \ \ \ \ \ \ \ \ \ \ \ \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Add specify parser
\| * \| \| \| \| \| \| \| \| \| \| \|	Improve tests/various/specify.ys	Clifford Wolf	2019-05-06	1	-2/+32
\| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Signed-off-by: Clifford Wolf <clifford@clifford.at>
\| * \| \| \| \| \| \| \| \| \| \| \|	More testing	Eddie Hung	2019-05-03	2	-2/+5
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\| * \| \| \| \| \| \| \| \| \| \| \|	Fix spacing	Eddie Hung	2019-05-03	1	-6/+6
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\| * \| \| \| \| \| \| \| \| \| \| \|	Add quick-and-dirty specify tests	Eddie Hung	2019-05-03	2	-0/+53
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* \| \| \| \| \| \| \| \| \| \| \| \|	Merge pull request #975 from YosysHQ/clifford/fix968	Clifford Wolf	2019-05-06	1	-0/+25
\|\ \ \ \ \ \ \ \ \ \ \ \ \ \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Re-enable "final loop assignment" feature and fix opt_clean warnings
\| * \| \| \| \| \| \| \| \| \| \| \| \|	Merge branch 'master' of github.com:YosysHQ/yosys into clifford/fix968	Clifford Wolf	2019-05-06	6	-5/+60
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\| * \| \| \| \| \| \| \| \| \| \| \| \|	Add additional test cases for for-loops	Clifford Wolf	2019-05-01	1	-0/+25
\| \| \|_\|_\|_\|_\|_\|_\|_\|_\|_\|/ / \| \|/\| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Signed-off-by: Clifford Wolf <clifford@clifford.at>
* \| \| \| \| \| \| \| \| \| \| \| \|	Merge pull request #871 from YosysHQ/verific_import	Clifford Wolf	2019-05-06	1	-0/+52
\|\ \ \ \ \ \ \ \ \ \ \ \ \ \| \|_\|/ / / / / / / / / / / \|/\| \| \| \| \| \| \| \| \| \| \| \|	Improve verific -chparam and add hierarchy -chparam
\| * \| \| \| \| \| \| \| \| \| \| \|	Add tests/various/chparam.sh	Clifford Wolf	2019-05-06	1	-0/+52
\| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Signed-off-by: Clifford Wolf <clifford@clifford.at>
* \| \| \| \| \| \| \| \| \| \| \| \|	iverilog with simcells.v as well	Eddie Hung	2019-05-03	1	-1/+2
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* \| \| \| \| \| \| \| \| \| \| \| \|	Merge pull request #969 from YosysHQ/clifford/pmgenstuff	Clifford Wolf	2019-05-03	1	-0/+9
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\| * \| \| \| \| \| \| \| \| \| \|	Add peepopt_muldiv, fixes #930	Clifford Wolf	2019-04-30	1	-0/+9
\| \|/ / / / / / / / / / \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Signed-off-by: Clifford Wolf <clifford@clifford.at>
* \| \| \| \| \| \| \| \| \| \|	Merge pull request #976 from YosysHQ/clifford/fix974	Clifford Wolf	2019-05-03	1	-0/+22
\|\ \ \ \ \ \ \ \ \ \ \ \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Fix width detection of memory access with bit slice
\| * \| \| \| \| \| \| \| \| \| \|	Add splitcmplxassign test case and silence splitcmplxassign warning	Clifford Wolf	2019-05-01	1	-0/+22
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* \| \| \| \| \| \| \| \| \| \|	Fix typo in tests/svinterfaces/runone.sh	Clifford Wolf	2019-05-03	1	-2/+2
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* \| \| \| \| \| \| \| \| \| \|	fail svinterfaces testcases on yosys error exit	Jakob Wenzel	2019-05-02	1	-2/+2
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* \| \| \| \| \| \| \| \| \|	Fix #938 - Crash occurs in case when use write_firrtl command	Jim Lawson	2019-05-01	2	-0/+23
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